contact: webmaster

ห้องทดลอง Digital System Laboratory ภาควิชาวิศวกรรมสารสนเทศ

ขอเรียนเชิญนักศึกษาที่สนใจการออกแบบวงจรรวมแบบดิจิตอล เข้าอบรมเรื่อง

การออกแบบระบบดิจิตอลกับอุปกรณ์เอฟพีจีเอ (Digital System Design with FPGA)

ระหว่างวันที่ 1 8 - 20 มีนาคม 2547 เวลา 10.00-16.00

ณ. ห้อง E12-1106 และห้องคอมพิวเตอร์ ภาควิชาวิศวกรรมสารสนเทศ ตึก 12 ชั้น คณะ วิศวกรรมศาสตร์

สมัครเข้าร่วมอบรมม (ไม่ต้องเสียค่าใช้จ่าย)

ห้อง E12-1106 ภาควิชาวิศวกรรมสารสนเทศ ตึก 12 ชั้น คณะวิศวกรรมศาสตร์, KMITL. โทร 02-7373000 Ext. 5057

Course Outline
• Overview of Digital Design with HDL
• VHDL & Verilog HDL Fundamentals
• Xilinx FPGA Architecture
• XIlinx FPGA Implementation

Schedule

Day1 (10.00-12.30)
• Overview of Digital Design with HDL
• VHDL & Verilog HDL Fundamentals
• Verilog HDL Test Bench
Day1 (13.30-16.00)
• Xilinx University Lab (Lab 1- 3)

Day2 (10.00-12.30)
• Overview of FPGA and ASIC
• Xilinx FPGA Architecture
• Introduction to FPGA Design
Day2 (13.30-16.00)
• Xilinx University Lab (Lab 4- 6)

Day3 (10.00-12.30)
• FPGA Implementations
• Design/Modeling Recommendations and Techniques
Day3 (13.30-16.00)
• Digital Design Lab (Alarm Clock & Serial Port interface)

Home | DSL Profile | Student Profile | Research | Publications | Webboard | DSLNews | DSL Siminar | Site MAP | Downloads | Staff | Contact Us | Links

---